1.二进制异步加计数器的原理
原理分析:假设各触发器均处于0态，根据电路结构特点以及d触发器工作特性，不难得到其状态图和时序图，它们分别如图8.4.2和图8.4.3所示。其中虚线是考虑触发器的传输延迟时间tpd后的波形。
由状态图可以清楚地看到，从初始状态000(由清零脉冲所置)开始，每输入一个计数脉冲，计数器的状态按二进制递增（加1），输入第8个计数脉冲后，计数器又回到000状态。因此它是23进制加计数器，也称模八（m=8）加计数器。
从时序图可以清楚地看到q0，q1,q2的周期分别是计数脉冲（cp）周期的2倍，4倍、8倍，也就是说q0,q1,q2,分别对cp波形进行了二分频，四分频，八分频，因而计数器也可作为分频器。
需要说明的是，由图8.4.3中的虚线波形可知，在考虑各触发器的传输延迟时间tpd时,对于一个n 位的二进制异步计数器来说，从一个计数脉冲（设为上升沿起作用）到来,到n 个触发器都翻转稳定,需要经历的最长时间是ntpd ，为保证计数器的状态能正确反应计数脉冲的个数,下一个计数脉冲（上升沿）必须在ntpd 后到来，因此计数脉冲的最小周期tmin＝ntpd 。
2.二进制异步减计数器的原理
原理分析：图8.4.4是3位二进制异步减计数器的逻辑图和状态图。从初态000开始，在第一个计数脉冲作用后，触发器ff0由0翻转为1（q0的借位信号），此上升沿使ff1也由0翻转为1(q1的借位信号)，这个上升沿又使ff2 由0翻转为1，即计数器由000变成了111状态。在这一过程中，q0向q1进行了借位,q1向q2进行了借位。此后，每输入1个计数脉冲，计数器的状态按二进制递减（减1）。输入第8个计数脉冲后，计数器又回到000状态，完成一次循环。因此，该计数器是23进制（模8）异步减计数器，它同样具有分频作用。
3.二进制同步加计数器，同步减计数器的原理
二进制同步加计数器的原理分析：图8.4.5是用jk触发器（但已令j=k）组成的4位二进制（m=16）同步加计数器。
由图可见，各位触发器的时钟脉冲输入端接同一计数脉冲cp ，各触发器的驱动方程分别为j0=k0=1,j1=k1=q0、j2=k2=q0q1、 j3=k3=q0q1q2 。
根据同步时序电路的分析方法，可得到该电路的状态表，如表8.4.1所示。设从初态0000开始，因为j0=k0=1,所以每输入一个计数脉冲cp，最低位触发ff0就翻转一次，其他位的触发器ffi仅在 ji＝ki=qi-1qi-2……q0＝1的条件下，在cp 下降沿到来时才翻转。
二进制同步减计数器的原理分析：同步计数器的电路结构较异步计数器复杂，需要增加一些输入控制电路，因而其工作速度受这些控制电路的传输延迟时间的限制。如果将图8.4.5电路中触发器ff1、ff2和ff3的驱动信号分别改为如下所示，即可构成4位二进制同步减计数器.
4.二进制同步可逆计数器的原理
原理分析：4位二进制同步可逆计数器如图8.4.7所示，它是在前面介绍的4位二进制同步加和减计数器的基础上，增加一控制电路构成的。由图可知，各触发器的驱动方程分别为
当加/减控制信号x=1时，ff1－ff3中的各j、k 端分别与低位各触发器的q 端接通，进行加计数；当x=0时，各j、k 端分别与低位各触发器的q 端接通，进行减计数，实现了可逆计数器的功能。