下降沿触发的jk触发器
该电路在cp脉冲下降沿期间接收jk信号并完成状态翻转，靠的是内部门电路延时时间差而实现的。
⑴ cp=0时，g3、g4输出高电平，b、b’两组与门封锁，触发器的状态由a、a’两组与门互锁，状态不会改变。
⑵ cp=1期间，由于b、b’与门其中的一个输入为高电平，所以，只要有另一个也为高电平时，就可由b、b’与门互锁触发器的状态，所以状态不变。
⑶ cp从0跳到1期间，触发器状态由原a、a’互锁转换到由b、b’互锁，触发器的状态也不变。
⑷ cp由1跳变到0期间，因g1、g2门的延时比g3、g4门长，使，状态还来不及改变，形成了图示等效电路，其中b、b’已被封锁，由rs触发器的特性方程得：。 可见，电路是一个下降沿触发的触发器。