74ls161是一个4位二进制同步计数器，它具有并行加载和同步计数功能。以下是74ls161的引脚图及其功能表的描述：
+---+--+---+
cp |1 +--+ 16| vcc
d0 |2 15| d3
d1 |3 14| d2
d2 |4 74ls161 | ld
d3 |5 13| clr
gnd |6 12| ent
q0 |7 11| q1
q1 |8 10| q2
q2 |9 +--+---+
+-----------+
```
引脚功能：
cp (clock pulse): 这是时钟输入引脚，用于接收时钟脉冲信号。计数器在每个时钟脉冲上根据特定的计数规则进行计数。
d0, d1, d2, d3: 这些是并行输入引脚，用于通过并行方式设置计数器的初始值。根据输入信号的状态，计数器的初始值可以是0-15之间的二进制数。
ld (load): 这是加载使能引脚，用于使能并行输入数据的加载。当ld为逻辑高电平时，计数器会将并行输入数据加载到内部寄存器中。
clr (clear): 这是清零引脚，用于将计数器的值清零。当clr为逻辑低电平时，计数器将被清零。
ent (enable count): 这是计数使能引脚，用于启用计数器的计数功能。当ent为逻辑高电平时，计数器开始计数。
q0, q1, q2, q3: 这些是计数器的输出引脚，用于提供计数器的当前值。它们对应着二进制计数器的每一位。
vcc: 此引脚用于连接芯片的正电源电压。
gnd: 此引脚用于连接芯片的地/负电源。
功能表：
下表描述了74ls161的功能表，显示了各种输入状态下的计数器行为：
cp | clr | ent | ld | function
----+-----+-----+-----+---------
↑ | l | x | x | 计数
↑ | h | x | x | 清零
l | x | ↑ | x | 计数
l | x | l | ↑ | 加载并计数
l | x | h | ↑ | 加载
```
根据功能表，不同的时钟脉冲、清零、计数使能和加载信号的组合将决定计数器的行为。例如，当cp脉冲上升沿时，计数器进行计数；当clr为逻辑低电平时，计数器被清零；当ent为逻辑高电平时，计数器开始计数；当ld为逻辑高电平时，计数器将加载并行输入数据。
总结功能表的不同组合：
- cp上升沿，clr为逻辑低电平，ent为任意电平，ld为任意电平：计数器进行计数操作。
- cp上升沿，clr为逻辑高电平，ent为任意电平，ld为任意电平：计数器被清零。
- cp为低电平，clr为任意电平，ent为逻辑高电平，ld为任意电平：计数器进行计数操作。
- cp为低电平，clr为任意电平，ent为逻辑低电平，ld上升沿：计数器加载并计数。
- cp为低电平，clr为任意电平，ent为逻辑低电平，ld为逻辑高电平：计数器加载数据。
根据输入信号的不同组合，74ls161能够实现计数、清零和加载等功能。它常用于数字系统中需要进行计数操作的应用，如时序控制、频率分频和定时器等。