时钟控制d触发器只有一个输入端，逻辑电路和逻辑符号如图1（a）、（b）所示。该触发器是对钟控r-s触发器的控制电路稍加修改后形成的。修改后的控制电路除了实现对触发器工作的定时控制外，另一个作用是在时钟脉冲作用期间（cp=1时），将输入信号d转换成一对互补信号送至基本r-s触发器的两个输入端，使基本r-s触发器的两个输入信号只可能为01或者10两种取值，从而消除了触发器状态不确定的现象。
图1
（1）工作原理
①当无时钟脉冲作用（cp=0）时：门g3、g4被封锁。不管d端的输入为何值，两个控制门的输出均为1，触发器状态保持不变。
②当有时钟脉冲作用（cp=1）时：
●若d=0，则门g4输出为1，门g3输出为0，触发器状态被置0；
●若d=1，则门g4输出为0，门g3输出为1，触发器状态被置1。
（2）逻辑功能描述
由工作原理可可归纳出钟控d触发器在时钟脉冲作用下的功能表、激励表和次态方程。
①功能表
表1 功能表
d
qn+1
功能说明
0
1
0
1
置0
置1
②激励表
表2 激励表
q qn+1
d
0 0
0 1
1 0
1 1
0
1
0
1
③次态方程
触发器的次态方程为：qn+1=d